Warum stecken CPU, GPU und NPU in einem Chip? Heterogenes Computing erklärt

Kurz gesagt: Ein einzelner Allzweckprozessor wird nicht mehr von allein schneller und sparsamer, seit kleinere Transistoren nicht mehr automatisch weniger Strom pro Fläche brauchen. Mehr Leistung pro Watt gibt es seitdem vor allem durch Spezialisierung: Einheiten, die eine Art von Arbeit sehr gut können und den Rest den anderen überlassen. Ein aktuelles Notebook ist deshalb schon ein kleiner Verbund aus verschiedenen Prozessoren. Der Preis dafür: Daten müssen zwischen den Einheiten wandern, und Software muss wissen, was wohin gehört.

Wer in den letzten Jahren ein Notebook gekauft hat, kennt die Begriffe: Performance- und Effizienzkerne, integrierte Grafik, dazu neuerdings eine „NPU“ im Datenblatt. Unter Linux tauchen solche Beschleuniger inzwischen als eigene Geräte unter /dev/accel/ auf. Das sind keine Marketing-Extras, sondern die sichtbare Seite eines Architekturprinzips: heterogenes Computing, also Rechnen mit unterschiedlichen, jeweils spezialisierten Recheneinheiten in einem System.

Dieser Artikel erklärt das Prinzip und die heutige Praxis. Welche ganz neuen Architekturen am Horizont stehen, sortiert die Landkarte Was kommt nach CPU und GPU?

Warum nicht einfach ein schnellerer Allzweckprozessor? #

Jahrzehntelang lief Fortschritt fast von selbst. Neben Moore's Law (die Zahl der Transistoren pro Chip wächst regelmäßig) gab es eine zweite, weniger bekannte Regel: Dennard-Scaling. Sie besagt, dass mit kleineren Transistoren auch deren Strombedarf sinkt — die Leistungsaufnahme pro Quadratmillimeter Silizium bleibt ungefähr gleich, obwohl mehr darauf passt. Mehr Transistoren hießen also mehr Leistung, ohne dass der Chip heißer wurde.

Laut Hennessy und Patterson schwächte sich Dennard-Scaling ab 2007 deutlich ab und war um 2012 fast verschwunden; seitdem steigt mit jedem zusätzlichen Kern auch die Leistungsaufnahme nahezu im gleichen MaßBelegt. Die Wärme, die ein Gehäuse samt Kühlung abführen kann (die TDP, Thermal Design Power), wird zur harten Grenze. Die Folge nennt die Fachwelt Dark Silicon: Teile eines Chips müssen zeitweise abgeschaltet oder gedrosselt bleiben, weil nicht alles gleichzeitig mit voller Leistung laufen kann, ohne zu überhitzen.

Wie groß dieser Anteil werden könnte, haben Forscher 2011 in einem viel zitierten Modell abgeschätzt: Nach ihrer Modellrechnung müssten schon bei 22 nm rund 21 Prozent eines Chips fester Größe abgeschaltet bleiben, bei 8 nm mehr als die HälfteSimuliert. Das ist eine Projektion mit damaligen Annahmen, keine Messung heutiger Chips. Die Richtung hat sich aber durchgesetzt: Wenn nicht alle Transistoren gleichzeitig arbeiten dürfen, lohnt es sich, sie für unterschiedliche Aufgaben unterschiedlich zu bauen — und jeweils nur die passenden einzuschalten.

Was Spezialisierung konkret bringt #

Hennessy und Patterson nennen solche Einheiten domänenspezifische Architekturen: programmierbar, aber auf eine Klasse von Aufgaben zugeschnitten. Beispiele sind GPUs, Beschleuniger für neuronale Netze oder Netzwerkprozessoren. Sie führen vier Gründe an, warum solche Einheiten schneller und sparsamer sind: eine effizientere Form von Parallelität, eine besser auf die Aufgabe abgestimmte Speichernutzung, geringere Zahlengenauigkeit, wo sie ausreicht, und Programmiersprachen, die die Struktur der Aufgabe offenlegenBelegt.

Übersetzt in Alltagssprache:

• Parallelität: Eine CPU ist darauf gebaut, beliebigen, verzweigten Code schnell abzuarbeiten — dafür braucht sie viel Steuerlogik, die vorhersagt, spekuliert und umsortiert. Eine GPU spart sich einen Großteil davon und wendet stattdessen eine Anweisung gleichzeitig auf viele Daten an.
• Speicher: Allzweck-Caches müssen raten, welche Daten als Nächstes gebraucht werden. Ist das Zugriffsmuster vorher bekannt, lässt sich der lokale Speicher gezielt füllen. Warum das so viel ausmacht, erklärt Ist Datenbewegung das eigentliche KI-Problem?
• Genauigkeit: Neuronale Netze kommen bei der Inferenz oft mit 8- oder 4-Bit-Zahlen aus. Ein Rechenwerk für 8-Bit-Ganzzahlen ist deutlich kleiner als eines für 64-Bit-Gleitkomma.
• Sprache: Wer eine Matrixmultiplikation als Matrixmultiplikation aufschreibt (etwa in einem ML-Framework), gibt dem Compiler Informationen, die er aus einer Schleife in C nur mühsam herauslesen könnte.

Das bekannteste Beispiel ist Googles erste Tensor Processing Unit (TPU), ein Inferenz-Beschleuniger. Gemittelt über sechs typische Inferenz-Aufgaben in Googles Rechenzentren war sie 29-mal schneller als eine Allzweck-CPU und bei dieser Arbeit mehr als 80-mal energieeffizienterDemonstriert. Das sind Googles eigene Zahlen, gemessen gegen CPUs von 2015 und für genau die Aufgaben, für die der Chip gebaut wurde. Genau das ist der Punkt: Spezialisierung wirkt stark — aber nur innerhalb ihrer Domäne.

CPU, GPU, NPU, Media-Engine: Wer macht was? #

Die Tabelle ist eine grobe Einordnung, keine Messung. Die Grenzen verschwimmen: Moderne GPUs haben eigene Matrix-Rechenwerke, und die Linux-Kernel-Dokumentation hält fest, dass Beschleuniger eigenständige Chips oder Bausteine innerhalb eines SoC oder einer GPU sein könnenBelegt. Was eine NPU genau tut und was man mit ihr (noch nicht) anfangen kann, zeigt Was ist eine NPU – und braucht mein Rechner eine?.

Heterogen ist längst Alltag #

Ein SoC (System on a Chip) vereint die Einheiten auf einem Chip oder in einem Gehäuse. Zwei Beispiele aus Herstellerangaben:

• Apple beschreibt den M4 (vorgestellt im iPad Pro) mit bis zu vier Performance- und sechs Effizienzkernen, einer GPU mit zehn Kernen, einer Neural Engine mit 38 Billionen Operationen pro Sekunde, einer Media-Engine mit Hardware-Beschleunigung für AV1 und gemeinsamem Speicher für alle Einheiten („Unified Memory“)Herstellerangabe.
• Intel nennt für die Meteor-Lake-Generation seiner Core-Ultra-Prozessoren drei Arten von CPU-Kernen: Performance-, Effizienz- und besonders sparsame Low-Power-Effizienzkerne, verteilt auf verschiedene TeilchipsHerstellerangabe.

Auch AMD verbaut NPUs: Die Kernel-Dokumentation beschreibt die AMD-NPU als in Client-APUs integrierten Inferenz-Beschleuniger, der über eigene DMA-Engines Daten zwischen dem Hauptspeicher und seinem lokalen Speicher bewegtBelegt. Dieses Detail ist wichtig — dazu gleich mehr.

Schon die Mischung aus großen und kleinen CPU-Kernen hat eine theoretische Begründung. In einem einfachen Modell auf Basis von Amdahls Gesetz zeigen Hill und Marty, dass ein asymmetrischer Chip — ein großer Kern für die seriellen Programmteile, viele kleine für die parallelen — deutlich mehr Beschleunigung erreichen kann als gleich große Kerne, und nie wenigerTheorie. Die Autoren betonen selbst, dass ihr Softwaremodell stark vereinfacht ist.

Was dazukommen könnte: QPU, Photonik, rechnender Speicher #

Wenn man Heterogenität als Prinzip ernst nimmt, sind viele der „neuen Computer“ keine Nachfolger, sondern weitere Spezialisten im Verbund:

• Ein Quantenprozessor (QPU) würde als Koprozessor für bestimmte Problemklassen arbeiten, gesteuert von klassischen Rechnern. Welche Probleme das sind, klärt Was kann ein Quantencomputer wirklich?
• Photonische Beschleuniger zielen auf Matrixmultiplikationen, während Speicher und Steuerung elektronisch bleiben — Details in Kann Licht wirklich rechnen?
• Compute-in-Memory verlegt Teile der Rechnung in den Speicher selbst: Was, wenn Speicher rechnen könnte?

Wahrscheinlich ist, dass solche Einheiten — falls sie praxistauglich werden — neben CPU und GPU treten, statt sie zu ersetzen, und dass ihr Erfolg weniger an der Physik als an der Anbindung und der Software hängt.Evidenz: Spekulation Das ist eine Einschätzung, keine Vorhersage mit Datum.

Der Preis der Spezialisierung #

Heterogenität hat Kosten, die im Datenblatt nicht auftauchen.

1. Daten müssen umziehen. Jede Einheit rechnet am liebsten auf Daten in ihrer Nähe. Bei einer Steckkarten-GPU ist der Unterschied drastisch: NVIDIA nennt als Beispiel rund 898 GB/s zwischen einer Tesla-V100-GPU und ihrem eigenen Speicher, aber nur 16 GB/s über PCIe x16 Gen3 zum Hauptspeicher, und empfiehlt, Übertragungen zu minimieren — selbst wenn dafür Rechenschritte auf der GPU laufen, die dort nicht schneller sindHerstellerangabe. Als Rechnung: 898 ÷ 16 ≈ 56. Die Leitung nach draußen ist bei diesem Beispiel also gut fünfzigmal enger als die zum eigenen Speicher. Ein Beschleuniger, der für jeden kleinen Rechenschritt Daten hin- und herschieben muss, verliert seinen Vorteil schnell wieder. SoCs mit gemeinsamem Speicher (siehe oben) entschärfen das, heben es aber nicht auf — auch die AMD-NPU kopiert per DMA in ihren lokalen Speicher.

2. Jede Einheit braucht ihren eigenen Software-Stack. Treiber, Compiler, Laufzeitbibliothek, Unterstützung im Framework. Hennessy und Patterson nennen es eine offene Herausforderung, Software in domänenspezifischen Sprachen so zu schreiben, dass sie auf verschiedene Beschleuniger portierbar bleibt und trotzdem effizient läuftBelegt. Im Alltag heißt das: Ein Programm nutzt die NPU nur, wenn jemand genau dafür einen Pfad gebaut hat. Selbst die Einordnung im Betriebssystem musste erst geschaffen werden — Linux führte für Rechenbeschleuniger ein eigenes Subsystem mit eigenen Gerätedateien unter /dev/accel/ ein, damit Grafiksoftware sie nicht fälschlich für GPUs hältBelegt.

3. Jemand muss entscheiden, was wohin gehört. Schon bei großen und kleinen CPU-Kernen ist das nicht trivial. Der Linux-Scheduler hat dafür ein eigenes Energiemodell, das nur auf heterogenen CPU-Topologien wie Arm big.LITTLE aktiv ist, weil dort das Einsparpotenzial durch geschickte Verteilung am größten istBelegt. Bei GPU, NPU und Media-Engine übernimmt diese Entscheidung meist nicht das Betriebssystem, sondern die jeweilige Anwendung.

4. Spezialisierung hat selbst eine Grenze. Fuchs und Wentzlaff argumentieren auf Basis von Datenblättern tausender Chips, dass ein großer Teil der Gewinne von Beschleunigern aus dem Transistorbudget stammt und die Erträge der Spezialisierung sinken, wenn dieses Budget stagniert — sie nennen das die „Accelerator Wall“Theorie. Dazu kommt: Wer Hardware eng auf einen Algorithmus zuschneidet, verliert, wenn sich der Algorithmus ändert.

Reality Check (Stand: September 2026) #

• Belegt: Das Ende des Dennard-Scalings und die Leistungsvorteile spezialisierter Einheiten innerhalb ihrer Domäne sind in der Fachliteratur gut dokumentiert.
• Demonstriert, aber vom Hersteller selbst gemessen: Die großen Effizienzsprünge einzelner Beschleuniger wie der ersten TPU.
• Herstellerangaben: Kernzahlen, TOPS-Werte und Funktionsumfang von Notebook-SoCs. TOPS sagen wenig darüber, wie schnell eine konkrete Anwendung läuft.
• Modell/Theorie: Wie viel Dark Silicon es geben muss, wie weit asymmetrische Kerne tragen und wo die Accelerator Wall liegt.
• Offen: Ob QPUs, photonische oder rechnende Speicher je als normale Bausteine im Verbund landen.

Was heißt das fürs eigene Homelab? #

Die meisten Homelabs sind längst heterogen. Die praktischsten Spezialisten sind die unscheinbaren: Die Media-Engine einer integrierten Grafik kann Videos umwandeln, ohne die CPU-Kerne auszulasten, und kleine Effizienzkerne halten Dauerlast-Dienste bei wenig Strom am Laufen.

Für lokale KI bleibt die Antwort nüchtern: Entscheidend sind weiterhin Speichergröße und Speicherbandbreite, wie Warum kostet lokale KI so viel Hardware? zeigt. Eine NPU im Notebook ist kein Ersatz für eine GPU mit viel VRAM — und ob eine Anwendung sie überhaupt nutzt, hängt am Software-Stack, nicht am Datenblatt. Wer neugierig ist, kann unter Linux mit ls /dev/accel/ nachsehen, ob der Kernel einen Beschleuniger erkannt hat. Das ist ein Lebenszeichen, noch kein Nutzen.

In Vorbereitung: Ist Moore's Law wirklich vorbei?