Entwirft KI schon Chips? Was bei AlphaChip belegt ist und was umstritten

Kurz gesagt: KI entwirft heute keine kompletten Chips, sie übernimmt Teilschritte. Der bekannteste Fall, Googles AlphaChip, platziert große Schaltungsblöcke auf der Chipfläche. Google sagt, die Methode stecke in mehreren eigenen TPU-Generationen. Unabhängige Nachprüfungen kamen bisher zu schlechteren Ergebnissen als das Originalpaper, und der Streit darüber, was ein fairer Vergleich ist, läuft seit 2021. Unstrittig ist dagegen: Chip-Design ist ein Feld, in dem sich Ergebnisse gut messen lassen, und genau deshalb lässt sich hier so präzise streiten.

Wer den Artikel Wie beschleunigt KI die Forschung? kennt, erkennt das Muster: KI glänzt, wo die Prüfung billig ist. Chip-Design scheint auf den ersten Blick genau so ein Fall zu sein. Die Kontroverse um AlphaChip zeigt, dass billige Messung allein noch keinen fairen Vergleich garantiert.

Wie ein Chip entsteht, in fünf Schritten #

Ein moderner Prozessor besteht aus Milliarden Transistoren. Niemand zeichnet die von Hand. Stattdessen läuft der Entwurf durch eine Kette von Schritten, die großteils von Software erledigt werden, den sogenannten EDA-Werkzeugen (Electronic Design Automation):

1. Architektur: Was soll der Chip können? Wie viele Rechenkerne, welche Beschleuniger, wie viel Speicher auf dem Chip? Das ist Ingenieursarbeit mit vielen Zielkonflikten. Ein Beispiel für eine solche Spezialeinheit beschreibt Was ist eine NPU – und braucht mein Rechner eine?
2. Logikentwurf: Das Verhalten wird in einer Hardwarebeschreibungssprache wie Verilog festgehalten. Das sieht aus wie Programmcode, beschreibt aber Schaltungen, die gleichzeitig arbeiten. Ein Synthesewerkzeug übersetzt daraus eine Netzliste: eine Liste von Logikgattern und ihren Verbindungen.
3. Floorplanning und Placement: Wo liegt was auf der Chipfläche? Zuerst werden große Blöcke platziert, die Makros (etwa Speicherblöcke), dann Millionen kleiner Standardzellen dazwischen.
4. Routing: Die Leitungen zwischen allen Bauteilen werden verlegt, auf mehreren übereinanderliegenden Metallebenen.
5. Verifikation: Funktioniert die Schaltung wie geplant? Hält sie das Timing ein, also kommen alle Signale rechtzeitig an? Wie viel Strom braucht sie, wie viel Fläche belegt sie?

Die Branche fasst die drei Zielgrößen als PPA zusammen: Power (Leistungsaufnahme), Performance (erreichbarer Takt) und Area (Fläche). Das ist der entscheidende Punkt für die KI-Frage: Am Ende jedes Entwurfs stehen Zahlen, die ein Werkzeug ausrechnet. Ob ein Layout besser ist als ein anderes, ist grundsätzlich messbar. Nur ist die Messung erst nach Placement und Routing wirklich aussagekräftig, und dieser Durchlauf dauert.

Was Google 2021 in Nature veröffentlicht hat #

Das Paper von Mirhoseini und Kollegen behandelt Schritt 3, das Platzieren der Makros, als Spiel: Ein Agent setzt einen Block nach dem anderen auf die Fläche und bekommt am Ende eine Belohnung dafür, wie gut das Layout ist. Das Verfahren heißt Reinforcement Learning (Lernen durch Versuch und Belohnung). Ein Graph-Netz (ein neuronales Netz, das die Schaltung als Netz aus Knoten und Verbindungen liest) soll dabei Erfahrung von einem Chip auf den nächsten übertragen.

Die Kernaussage lautet: In unter sechs Stunden erzeuge die Methode Floorplans, die in allen wichtigen Kennzahlen, darunter Leistungsaufnahme, Performance und Fläche, besser oder vergleichbar mit denen menschlicher Designer seien; sie sei für die nächste Generation von Googles KI-Beschleunigern eingesetzt wordenHerstellerangabe. Das Paper ist begutachtet. Wir stufen die Aussage trotzdem nur als Angabe der Entwickler ein, weil sie bisher niemand unabhängig bestätigen konnte (dazu gleich mehr) und der Einsatz in Googles Chips von außen nicht prüfbar ist.

Später gab Google der Methode einen Namen: Ein 2024 in Nature erschienenes Addendum der Autoren tauft das Verfahren „AlphaChip“Belegt. Parallel beschreibt Google im eigenen Blog, AlphaChip habe Layouts für drei TPU-Generationen entworfen (v5e, v5p und Trillium), und der Chiphersteller MediaTek habe die Methode für eigene Chips erweitertHerstellerangabe. Das sind Unternehmensangaben ohne offengelegte Vergleichsdaten.

Die Kritik: Nachbauen, nachmessen, schlechter abschneiden #

Eine Methode, die Makros besser platziert als erfahrene Ingenieure, wäre für die ganze Branche wertvoll. Entsprechend genau wurde nachgeprüft. Eine Gruppe um Chung-Kuan Cheng und Andrew Kahng an der UC San Diego stellte 2023 eine erste Bewertung auf der Fachkonferenz ISPD vor und hat sie seitdem ausgebaut. In der aktuellen Fassung trainieren die Autoren AlphaChip sowohl von Grund auf als auch ausgehend vom Modell, das Google im August 2024 vortrainiert veröffentlicht hat. Die fertigen Layouts bewerten sie mit einem kommerziellen Place-and-Route-Werkzeug nach dem Routing.

Ihr Ergebnis: Ein verbessertes Simulated Annealing und menschliche Layouts bleiben der aktuellen AlphaChip-Version überlegen, mit statistisch signifikanten Unterschieden, und das bei deutlich geringerem Ressourcenbedarf. Eine erfolgreiche Reproduktion der Nature-Ergebnisse durch andere sei bis November 2025 nicht veröffentlicht wordenBelegt. Simulated Annealing ist ein Jahrzehnte altes Suchverfahren, das zufällige Änderungen ausprobiert und schlechtere Lösungen mit sinkender Wahrscheinlichkeit akzeptiert, ähnlich wie ein abkühlendes Metall, das langsam in einen geordneten Zustand findet.

Ein zweiter Befund ist grundsätzlicher. AlphaChip optimiert während des Trainings nicht direkt PPA, sondern eine schnell berechenbare Ersatzgröße, die Proxy-Kosten aus geschätzter Leitungslänge, Überfüllung und Dichte. Der Grund: Den vollen Routing-Durchlauf kann man nicht bei jedem Trainingsschritt abwarten. Die Nachprüfung fand aber, dass diese Proxy-Kosten nur schwach mit den PPA-Werten nach dem Routing zusammenhängenBelegt. Wenn das stimmt, optimiert das Verfahren teilweise an der falschen Zielgröße vorbei.

Deutlich schärfer formuliert es Igor Markov in einer Meta-Analyse der bisherigen Nachprüfungen, veröffentlicht als Preprint: Googles RL-Ansatz liege hinter menschlichen Designern, hinter Simulated Annealing und hinter kommerzieller Software zurück und sei langsamer; bei einem offenen Forschungswettbewerb 2023 hätten RL-Methoden nicht unter den ersten fünf gelegenTheorie. Markov erhebt darüber hinaus Vorwürfe gegen die Integrität des Nature-Papers. Wir führen seine Zusammenfassung nur als Einschätzung: Sie ist Teil eines laufenden Streits, und Markov ist darin selbst Partei.

Googles Antwort und die Frage nach dem fairen Vergleich #

Google hat nicht geschwiegen. In einer Erwiderung werfen drei der Autoren den Kritikern vor, die Methode nicht wie in Nature beschrieben betrieben zu haben: ohne Vortraining, mit 20-mal weniger Instanzen zum Sammeln von Trainingserfahrung und halb so vielen GPUs, ohne Training bis zur Konvergenz und mit Testfällen, die moderne Chips nicht repräsentierenBelegt. Markov habe außerdem nicht offengelegt, dass er eines der analysierten Papers mitverfasst hat.

Die aktuelle UCSD-Fassung geht auf mehrere dieser Punkte ein: Sie nutzt nun Googles Vortrainings-Anleitung und das veröffentlichte Modell, verdoppelt die Trainingsiterationen und testet zusätzlich auf Googles öffentlichem 7-nm-Testfall und hochskalierten Varianten davonBelegt, kommt aber zum selben Schluss wie zuvor.

Nature selbst hat den Streit ebenfalls begleitet. Im September 2023 setzte die Zeitschrift einen Hinweis an das Paper, dass dessen Leistungsaussagen infrage gestellt wurden. Im September 2024 entfernte sie ihn wieder: Nach der Prüfung seien die Fragen zu den Leistungsaussagen zu ihrer Zufriedenheit geklärtBelegt. Auf welcher Grundlage, legt der Hinweis nicht offen.

Wer hat recht? Von außen lässt sich das nicht abschließend entscheiden, und diesen Anspruch erhebt dieser Artikel auch nicht. Lehrreich ist, worüber gestritten wird. Nicht darüber, ob man Layouts messen kann, sondern über Fragen wie diese:

Jeder dieser Punkte ist für sich messbar. Welche Kombination „fair“ ist, ist aber eine Festlegung, keine Messung. Und weil Googles Produktionsdaten geheim bleiben, kann niemand außerhalb die Aussagen zu den TPU-Chips nachrechnen.

KI steckt längst in kommerziellen EDA-Werkzeugen #

Abseits der Kontroverse ist KI im Chip-Design Alltag geworden, allerdings leiser. Die großen EDA-Hersteller bauen Lernverfahren in ihre Werkzeuge ein, meist um die unzähligen Einstellungen einer Entwurfskette automatisch abzustimmen. Synopsys beschreibt sein Produkt DSO.ai als KI-Anwendung, die per Reinforcement Learning in sehr großen Lösungsräumen des Chip-Designs nach Optimierungszielen sucht und die Kette von der Logikbeschreibung bis zum fertigen Layout autonom optimieren sollHerstellerangabe. Auf der Produktseite stehen allerdings Werbeversprechen statt nachprüfbarer Zahlen. Unabhängige, öffentlich nachvollziehbare Vergleiche solcher Werkzeuge sind rar.

Sprachmodelle schreiben Verilog #

Ein zweiter, jüngerer Strang setzt früher an, bei Schritt 2. Wenn Sprachmodelle Python schreiben können, warum nicht Verilog? Hier ist die Bewertung tatsächlich billig: Der Benchmark VerilogEval umfasst 156 Aufgaben von der Lernplattform HDLBits, von einfachen Schaltungen bis zu Zustandsautomaten, und prüft den erzeugten Code automatisch, indem er die Simulation mit einer Musterlösung vergleichtBelegt. Ob der Code die Aufgabe erfüllt, entscheidet ein Simulator, kein Mensch.

Nachtraining auf Verilog hilft messbar: Ein auf Verilog-Daten aus GitHub und Lehrbüchern nachtrainiertes offenes Modell erzeugte in der VeriGen-Studie über verschiedene Aufgabenkategorien 41 % häufiger syntaktisch korrekten Verilog-Code als das Ausgangsmodell und war bei der Funktion mit GPT-3.5-turbo konkurrenzfähigBelegt.

Die Einschränkung liegt auf der Hand: Diese Aufgaben sind Übungsschaltungen. Ein Testbench prüft nur die Fälle, die jemand hineingeschrieben hat, und ein Prozessor hat unzählige Zustände, die kein Test vollständig abdeckt. Dass Sprachmodelle in absehbarer Zeit eigenständig verifizierte Chip-Designs liefern, ist eine Erwartung, kein Ergebnis.Evidenz: Spekulation

Das Muster: billig messbar heißt nicht unstrittig #

Chip-Design passt zur Faustregel aus der Serie, aber mit einer Wendung. Timing, Fläche und Leistungsaufnahme lassen sich exakt berechnen. Das macht KI-Methoden hier gut prüfbar, im Prinzip. In der Praxis hängt das Urteil an Entscheidungen vor der Messung: welche Gegner, welches Budget, welche Chips, welche Zielgröße. Wo die Messung billig ist, die Testfälle aber geheim sind, verlagert sich der Streit von der Frage „Stimmt das Ergebnis?“ zur Frage „Was wurde eigentlich verglichen?“Evidenz: Theorie

Auch das Hardware-Bild aus dem Cornerstone Was kommt nach CPU und GPU? hängt daran: Mehr spezialisierte Chips heißt mehr Entwurfsarbeit, und die Hoffnung, KI könne diese Arbeit verkürzen, ist einer der Gründe, warum der Streit so hitzig geführt wird.

Reality Check (Stand: September 2026) #

Belegt: KI-Methoden für Makro-Platzierung existieren, sind veröffentlicht und quelloffen. Unabhängige Nachprüfungen fanden bisher ein verbessertes Simulated Annealing und menschliche Layouts vorn. Sprachmodelle erzeugen kleine Verilog-Schaltungen, die automatische Tests bestehen. Herstellerangabe: der Einsatz von AlphaChip in drei TPU-Generationen, die Übernahme durch MediaTek, die Leistungsversprechen kommerzieller KI-EDA-Werkzeuge. Offen: ob Vortraining und mehr Rechenbudget den Rückstand in unabhängigen Tests schließen. Spekulation: KI, die Chips von der Idee bis zum Layout eigenständig entwirft.

Was heißt das fürs eigene Homelab? #

Einen Chip entwirft im Keller niemand, und die kommerziellen EDA-Werkzeuge sind für Privatleute außer Reichweite. Die Verilog-Seite ist dagegen zugänglich: Wer mit Ollama ein lokales Sprachmodell betreibt, kann es kleine Schaltungen beschreiben lassen und das Ergebnis mit einem quelloffenen Simulator gegen einen eigenen Testbench laufen lassen. Das ist im Kleinen genau die Arbeitsweise aus VerilogEval, und man sieht schnell, wo die Grenze liegt: Das Modell ist nur so gut geprüft wie der Test, den man selbst geschrieben hat. Eigene Messwerte dazu gibt es auf LabKompass bisher nicht.